Auf dem OIP Ecosystem Forum hat TSMC das erste tape-out eines Testchips in 7 nm unter Nutzung von EUV-Lithografie (N7+) vermeldet. Im Frühjahr 2019 soll bereits mit 5 nm (N5) die sogenannte risk production beginnen, um rund eine Jahr später die Serienfertigung aufnehmen zu können. Es ist ein Meilenstein, vor allem für EUV.
